华金证券发布研究报告称，ChatGPT依赖大模型、大数据、大算力支撑，其出现标志着通用人工智能的起点及强人工智能的拐点，未来算力将引领下一场数字革命，xPU等高端芯片需求持续增长。先进封装为延续摩尔定理提升芯片性能及集成度提供技术支持，随着Chiplet封装概念持续推进，先进封装各产业链(封装/设备/材料/IP等)将持续受益。
建议关注：通富微电(002156.SZ)、长电科技(600584.SH)、华天科技(002185.SZ)、芯原股份(688521.SH)、北方华创(002371.SZ)、华峰测控(688200.SH)、华海诚科(688535.SH)、鼎龙股份(300054.SZ)等。
华金证券发主要观点如下：
打破IC发展限制，向高密度封装时代迈进。
集成电路封装是指将制备合格芯片、元件等装配到载体上，采用适当连接技术形成电气连接，安装外壳，构成有效组件的整个过程，封装主要起着安放、固定、密封、保护芯片，以及确保电路性能和热性能等作用。先进封装技术通过采用更紧凑、更高级设计和制程技术，可提供更高集成度，更小尺寸，更高性能及更低能耗芯片。通过将多个芯片堆叠，在显著提高集成度及性能时，降低空间需求。在性能与能耗上，先进封装通过优化设计与制程，可大幅提高信号传输速度，降低功耗。在制程技术上，先进封装采用如微细化焊球、超低k材料等创新技术，使得封装电气性能及散热性能有显著提升。未来封装各类间距将会进一步下降，BumpI/0间距将会缩小至50-40μm之间，重布层线宽间距将至2/2μm，高密度封装时代渐行渐近。
横向连接/纵向堆叠奠定先进封装技术基石。
(1)倒装：在I/O底板上沉积锡铅球，将芯片翻转加热，利用熔融锡铅球与陶瓷机板相结合来替换传统打线键合;(2)重新布线(RDL)：将原来设计的IC线路接点位置(I/Opad)，通过晶圆级金属布线制程和凸块制程改变其接点位置，使IC能适用于不同的封装形式;(3)晶圆级封装：先在整片晶圆上同时对众多芯片进行封装、测试，最后切割成单个器件，并直接贴装到基板或PCB上，生产成本大幅降低，其中FIWLP具有真正裸片尺寸的显著特点，通常用于低输入/输出(I/O)数量(一般小于400)和较小裸片尺寸工艺当中;FO-WLP初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础，通过批量处理、构建和金属化结构，Fan-Out的Bump可以长到Die外部，封装后IC也较Die面积更大(1.2倍最大)。(4)TSV：TSV贯穿2.5D/3D封装应用，TSV生产流程涉及到深孔刻蚀、PVD、CVD、铜填充、微凸点及电镀、清洗、减薄、键合等二十余种设备，其中深孔刻蚀、气相沉积、铜填充、CMP去除多余金属、晶圆减薄、晶圆键合等工序涉及的设备最为关键。在2.5D封装中TSV充当多颗裸片和电路板之间桥梁，其中CoWoS为2.5D封装中最突出代表，在3D中TSV用于堆叠，HBM为3D封装最典型应用。(5)混合键合：HB技术简化3D堆叠布线层，可实现更高互联密度HB技术,且可直接省略再布线，使设计难度降低，避免再布线及倒装回流焊可提高可靠性。(6)板级埋入式封装：将带有多层导电金属互连的超薄硅片埋入有机封装基板的最上层，通过焊球与倒装芯片的连接，以实现两个或多个芯片之间的局部高密度互连，与台积电的CoWoS-S封装相比，EMIB封装既不需要TSV工也不需要Si中介层，因此其具有封装良率高、设计简单、成本更低等优点。
材料与设备任重道远，制造与IDM厂商入驻先进封装，开辟中道工艺。
从竞争格局来看，各类半导体封装材料市场集中度较高。日本厂商在各类封装材料领域占据主导地位，部分中国大陆厂商已跻身前列(引线框架、包封材料)，成功占据一定市场份额。在国产替代方面，根据头豹研究院数据，中国半导体封装材料整体国产化率约30%，其中引线框架、键合金属丝的国产替化率最高，分别达到40%和30%，而陶瓷封装材料、芯片粘结材料与封装基板等材料国产化率仅5%-10%。先进封装处于晶圆制造与封测中的交叉区域。先进封装要求在晶圆划片前融入封装工艺步骤，具体包括应用晶圆研磨薄化、线路重排(RDL)、凸块制作(Bumping)及三维硅通孔(TSV)等工艺技术。先进封装更多在晶圆层面上进行，采用前道制造方式来制作后道连接电路，工艺流程的相似性使得两者使用设备也大致相同，其中倒装就要采用植球、电镀、光刻、蚀刻等前道制造的工艺，2.5D/3D封装TSV技术就需要光刻机、涂胶显影设备、湿法刻蚀设备等，从而使得晶圆制造与封测前后道制程中出现中道交叉区域。
芯粒IP复用延续摩尔定律，新建晶圆厂与产线扩产共促封测需求。
Chiplet技术背景下，可将大型单片芯片划分为多个相同或者不同小芯片，这些小芯片可以使用相同或者不同工艺节点制造，再通过跨芯片互联及封装技术进行封装级别集成，降低成本的同时获得更高的集成度。Chiplet优势：(1)接力摩尔定律，持续推进经济效应;(2)Chiplet助力良率及晶圆使用面积显著性提升;(3)较SoC综合成本下降;(4)芯粒IP化，设计周期及成本显著降低。全球8寸、12寸晶圆产能有望持续提升，直接带动封装需求;Fabless纵向拓展封测领域，有望带动先进封装多元发展;各大封测厂积极扩产，为新一轮应用需求增长做好准备。
风险提示：行业与市场波动风险;国际贸易摩擦风险;新技术、新工艺、新产品无法如期产业化风险;主要原材料供应及价格变动风险等。
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