UCIe 核心技术细节悉数落地

核心要点

1. 自 2023 年起，UCIe 标准保持年度更新节奏，此次 3.0 版本实现带宽翻倍、可管理性提升，同时针对性解决了此前版本难以适配的三类全新应用场景。

2. 受单片芯片技术瓶颈制约，人工智能数据中心对芯粒架构的需求持续攀升，芯粒间的通信与互连技术成为关键核心。

3. UCIe 标准最初因功能体系庞大引发行业顾虑，但其多数管理功能为可选配置，这一特性降低了行业落地门槛，也让开发者拥有更高的设计灵活性。

随着芯粒在各领域的应用率不断提升，尤其在数据中心场景的规模化落地，UCIe 联盟发布了标准 3.0 版本，延续了 2023 年以来每年更新一次的节奏。该版本将数据传输速率提升一倍、优化了系统可管理性，还解决了此前版本中难以高效适配的三类应用场景问题。

了解这些技术升级对实际应用的影响，对于把握行业发展趋势至关重要。

阿尔法波半导体首席产品营销经理阿查娜・切鲁利伊尔在与西门子 EDA 联合举办的网络研讨会上表示：“如今人工智能数据中心的工作负载，对计算能力和带宽的需求达到了传统单片裸片难以企及的规模。光刻版尺寸限制、良率约束以及供电难题，让打造这类超大规模单片芯片不仅不切实际，在多数情况下更是完全无法实现。”

这也意味着芯粒间的高效互连成为刚需。西门子 EDA 三维集成电路封装流程高级产品专家肯德尔・海尔斯补充道：“异构集成领域的诸多棘手问题，核心都在于实现芯粒间的有效通信，以及应对布线和互连带来的复杂管理挑战。”

目前面向芯粒互连的主流裸片间互连标准主要有两个：UCIe 和 BoW（总线式互连）。UCIe 于 2022 年正式推出，对芯粒互连进行了全维度定义，既涵盖底层物理层信号传输规范，也支持上层协议的适配开发。UCIe 联盟着眼于未来可能形成的芯粒交易市场，而互操作性将成为该市场的核心关键。

2024 年发布的 2.0 版本新增了多项管理功能，却也因功能体系庞大让行业产生了 “过重” 的印象。彼时行业并未充分意识到，这些功能中多数为可选配置，开发者可根据实际需求自主选择是否部署。

楷登电子裸片间接口知识产权产品营销总监马扬克・巴特纳格尔表示：“最初大家看到标准文档时，都会觉得‘这套标准太复杂，很多功能根本用不上’，但事实上其大部分功能都是可选的。”

如今这种顾虑已大幅缓解，行业对该标准的落地抵触情绪也有所降低，3.0 版本的发布几乎未引发争议。

平面封装的带宽升级

针对 UCIe-S（采用有机布线和 C4 凸点的标准封装）和 UCIe-A（先进封装），3.0 版本将最大允许数据传输速率从 32GT/s（T 为传输次数）提升至 64GT/s，其中二维和 2.5 维设计的带宽实现翻倍，同时还新增了 48GT/s 的速率规格。

新思科技高级产品经理曼努埃尔・莫塔表示：“这是 UCIe 3.0 最核心的升级亮点，也是驱动市场落地的关键。并非旧版的速率上限无法满足所有应用需求，而是行业技术在持续发展，我们的标准也需同步跟进。”

三维封装未纳入此次速率翻倍的升级范围，核心原因与边缘布线资源相关。在平面设计中，信号需从裸片边缘引出以实现与相邻裸片的连接，因此边缘布线资源受裸片外围尺寸限制。

而在三维堆叠架构中，裸片并非与相邻裸片通信，而是通过硅通孔与上下层裸片互连。硅通孔的可用数量由裸片面积决定，而非外围尺寸，UCIe 联盟认为，现有硅通孔的资源储备已能满足信号传输需求，无需通过提升速率来扩容。

UCIe 联盟主席、英特尔资深院士德文德拉・达斯・夏尔马表示：“对于三维封装，我们无需将传输速率翻倍，目前的技术规格其实已经足够完善。”

单时钟，四沿采样

此次速率提升的核心技术支撑是四分之一速率信令（也可称为四数据速率信令 QDR）。该技术此前已应用于 32GT/s 速率，此次则拓展至 48GT/s 和 64GT/s。技术原理为：从基础时钟内部生成两个双倍数据速率（DDR）时钟信号，二者由同一信号源驱动，相位相差 90 度。

夏尔马解释道，在 64Gbps 的传输速率下，“基础时钟为 16Gbps，同时运行两个相位相差 90 度的时钟信号。发送端将信号相位偏移 90 度，接收端同样进行 90 度相位偏移后完成数据采集。”

这意味着两个内部时钟各有一个上升沿和下降沿，最终实现 0°、90°、180°、270° 四个相位的采样沿，大幅提升数据传输效率。

巴特纳格尔指出：“四分之一速率信令的价值重大，能显著降低开发者和厂商开发新一代知识产权产品的技术风险。”

可靠性与功耗优化

48GT/s 和 64GT/s 速率下的误码率规格存在差异：48GT/s 的误码率为 10⁻¹⁵，64GT/s 为 10⁻¹²。尽管二者相差三个数量级，但 UCIe 联盟表示，结合循环冗余校验和重传机制，两种误码率均能满足行业应用需求。

在低速传输场景下，UCIe 3.0 的功耗仍可控制在 0.5 皮焦 / 比特以内；高速传输时，因需启用增强型均衡技术，功耗有所上升，目标值设定为 0.75 皮焦 / 比特，具体关键指标如下表所示。

UCIe 3.0 核心指标

此次带宽升级未改变凸点位置，实现了与旧版本的完全向后兼容，但高速传输也对信号完整性的保障提出了更高挑战。

尽管 UCIe 在信号传输、可靠性和功耗效率上实现了多重升级，但其对系统设计与集成的深层影响也日益凸显。随着行业技术的推进，新的挑战不断出现，对应的解决方案也在持续迭代。

西门子 EDA 高级营销战略经理闫艾米丽表示：“人工智能推动带宽需求呈爆发式增长，裸片间互连的分析难度也呈指数级上升。”

异构集成带来了全新的复杂度，从持续攀升的功耗、散热需求，到堆叠架构下的全系统级验证，无一不是行业难题。海尔斯指出：“随着 UCIe 向 64Gbps 速率迈进，设计余量不断压缩、布线密度持续提升、信号完整性风险成倍增加，系统级时序收敛的难度较以往大幅提高。”

更优化的启动流程与优先级管理

UCIe 2.0 版本首次引入可管理性功能，3.0 版本则对其进行了多项升级，其中一项核心优化针对先进封装的启动流程。

传统芯粒封装的启动方式，要求每个需启动的芯粒配备独立的固件文件或加载程序；而 3.0 版本支持将所有芯粒的固件文件整合为单一源，也可根据需求进行组合配置。

莫塔解释道：“如果一个系统由多颗芯粒组成，若每颗芯粒都需要独立固件，就会陷入‘先有鸡还是先有蛋’的困境 —— 要么为每颗芯粒配置独立的固件加载路径，实现同步启动；要么逐一路径唤醒所有 UCIe 接口，为每颗芯粒搭建固件传输通道。而 UCIe 3.0 提供了一套标准化的路径和方法，可通过主信道或辅助信道在芯粒间分发固件，流程统一规范，无需为每颗芯粒配置闪存链路或独立的并行加载路径。”

在 3.0 版本之前，优先级通知事件通过主信道传输，这可能导致重要消息被低优先级数据阻塞；此外，所有经主信道传输的信息都需通过主芯粒的可信根验证，进一步增加了消息传输延迟。3.0 版本将优先级通知事件转移至辅助信道传输，尽管辅助信道速率更低，但可用性更高，且无需经过可信根验证，规避了延迟问题。

夏尔马介绍道：“将时钟拉低 8 个周期，即可向对端示意，在第 8 个单位间隔的边界处将传输高优先级消息，高优先级消息的传输时长为 64 个单位间隔，之后恢复常规大载荷数据的传输。”

目前，辅助信道的安全防护功能仍在研发中。

更远的辅助信道传输距离与新增开漏引脚

高速接口的信号传输距离存在天然限制，此前 UCIe 的主信道与辅助信道传输距离一致；但辅助信道的工作频率远低于主信道，原有的距离限制其实过于严苛，未充分发挥其性能。

巴特纳格尔表示：“此前辅助信道的最大传输距离仅 25 毫米，3.0 版本将其提升至 100 毫米。”

莫塔补充道：“延长传输距离的核心目的，是让多个芯粒共享同一条传输线，实现辅助信道的星型连接。主信道则保持原有传输距离不变，因其采用的是点对点连接模式。”

3.0 版本实现了单跳传输距离的提升，同时仍支持芯粒间的消息转发功能。

此外，3.0 版本新增了两个开漏引脚，实现快速节流和紧急关断功能：当任意芯粒检测到温度过高时，一级阈值触发降频运行，更高阈值则触发所有芯粒同步关断，避免过热损坏。

莫塔说：“当系统出现故障时，需要快速响应，而通过传统的辅助信道或主信道传输指令，速度过慢。开漏引脚为行业提供了一套标准化的快速响应方案，若某颗芯粒温度过高，可同步向所有芯粒发送状态切换指令，无需通过关断协议，所有芯粒均可即时接收。”

这一功能对提升系统整体可靠性意义重大。巴特纳格尔指出：“快速节流和紧急关断的支持能力尤为重要，从可靠性角度来看，在汽车电子应用场景中更是不可或缺。”

图2：利用开漏信号的一个示例。这旨在允许在温度升高时一次性节流或关闭所有芯片组。“Prochot”是表示处理器过热的信号。来源：UCIe联盟

更流畅的流传输与重校准功能

UCIe 3.0 版本还针对性解决了此前版本未覆盖的几类应用场景，其中最具代表性的是连续流传输。从技术层面来看，这并非全新功能，但此前的实现方式易出现传输中断，且需在主信道中占用带宽设置标记位，同时时钟频率的可选范围也十分有限。

连续流传输适用于数据恒定速率生成且需恒定速率传输的场景，天线就是典型案例：一颗芯粒上的天线生成数字数据后，需向片上系统等其他芯粒实现恒定速率传输。

这类系统的时钟频率设计要求极高，需规避与采样信号产生拍频的频率。此前的 UCIe 版本对时钟频率做了严格限定，可能与设计师的最优选择不符。3.0 版本开放了时钟频率的可选范围，莫塔表示：“设计师可选择不会与射频信道产生拍频的频率，适配 UCIe 标准。”

该版本不再通过锁相环从指定时钟衍生所需频率，而是直接由参考时钟决定数据传输速率，调整时钟频率即可实现传输速率的变更；同时复用有效信号的编码方式，将同步和奇偶校验信息移至带外传输，不占用主信道带宽。

另一项新功能是接收端请求重校准：链路接收端可向发送端发起重校准请求，缓解接收端处理随时间漂移数据的压力；同时，重校准可在无需重新初始化的前提下完成，简化了启动流程，也降低了功耗。

莫塔指出：“这一功能让物理层可在工作状态下完成重校准，从而适配更广泛的环境温度变化。”

深度休眠与 CHI 协议支持

3.0 版本新增的最后一个应用场景适配，是深度休眠模式（L2）。在 3.0 版本之前，即便主信道进入休眠，辅助信道仍需保持常亮；新版本则新增了辅助信道关断功能，仅保留一个小型电路处于唤醒状态，用于检测退出休眠的触发信号，进一步降低休眠状态下的功耗。

夏尔马解释道：“此前辅助信道必须保持激活，才能唤醒系统其他组件，而 3.0 版本允许对辅助信道的大部分电路进行电源门控。”

实现休眠唤醒无需大量常亮电路，夏尔马表示：“仅需 2-3 个逻辑门检测信号变化，甚至无需时钟；只需让这部分电路保持供电，其余电路全部断电，就能实现更高幅度的功耗节省。”

莫塔补充道：“如今开发者可在无需完整初始化流程的前提下，唤醒辅助信道。”

还有一项重要进展来自 UCIe 联盟外部：联盟此前已实现 PCIe 和 CXL 协议在 UCIe 上的部署，此次安谋控股则将其主流的 CHI 相干协议也适配至 UCIe 标准。

安谋控股基础设施业务线营销副总裁埃迪・拉米雷斯表示：“大量开发者希望在 UCIe 上运行 AMBA 协议，该协议的优势在于支持内存和输入输出相干性。英伟达在其 Grace Blackwell 架构中，就通过 NVLink 运行 AMBA 协议。这一方案并非与 UCIe 本身对比，因为 UCIe 只是物理层接口，其最接近的对比对象是行业基于 CXL 2.0 的相关实现。”

此次适配的核心是将 CHI 数据映射至 UCIe 格式，莫塔解释道：“安谋控股定义了一套规范，将芯粒间的 CHI 协议数据转换为微片包，通过 UCIe 实现简易传输。”

这些技术升级，让 UCIe 在功耗效率和协议支持上实现了双重突破。随着技术的持续演进，这些更新将推动 UCIe 的更广泛落地，拓展其应用场景，为后续技术发展奠定基础。

核心组件悉数落地

UCIe 的发展路径始终是：先推出基础功能版本，再根据行业反馈通过迭代升级完善功能体系。前两个版本均对初代标准进行了重大升级，而 3.0 版本虽新增了多项重要功能，却未对接口做任何修改 —— 所有新功能均复用了有效引脚等现有信号，新增的开漏引脚也为接口拓展，而非对旧版接口的改动。

尽管 UCIe 联盟仍会根据行业需求进行必要的升级，但目前来看，该标准的核心缺失功能已基本补齐，行业对其 “实现成本过高” 的顾虑也已大幅缓解。如今行业对 UCIe 的反对声音越来越少，落地应用的进展却越来越多。

巴特纳格尔表示：“在 UCIe 出现之前，几乎所有企业都采用定制化互连方案，就连楷登电子也有自己的 40G 速率定制方案 Ultralink。此前行业对切换至 UCIe 持犹豫态度，核心顾虑是额外开销 —— 包括面积、性能或速率损失。但如今 UCIe 已升级至 64Gbps，我们看到行业的落地意愿显著提升。”

BoW 标准仍将在行业中占据一席之地，尤其适用于对接口要求极简、功耗要求极低的设计场景。莫塔表示：“显然 BoW 标准仍有其应用空间和支持者，不会轻易退出市场，但行业主流已向 UCIe 靠拢，或至少基于 UCIe 标准进行技术开发。”