噪音：芯片杀手

噪声一直对通信专家来说很重要，但它正迅速成为每个半导体设计师必须面对的问题。部分芯片已经被攻破。

噪声可以定义为任何偏离理想、影响预期功能的偏差。对于半导体来说，这可能意味着能够在预定时间可靠地提取信号值，或者器件电压保持足够恒定，从而能够可靠地产生或感测信号。

在通信领域，噪声通常通过眼图进行分析。这些图示显示噪声是否侵入了定义的可靠信号提取区域。噪声存在于二维空间——幅度和阶段.阶段噪声的产生是由于信号时序的变化，尤其是时钟。振幅噪声还会影响时序，使时钟边缘偏离阶段（颤抖声）

噪声注入来自多种来源。在器件层面，问题始于偏置温度不稳定性和闪烁噪声，但日益令人担忧的噪声源在破坏设计更大部分部分方面的能力远大于此。

“随着半导体技术规模低于7nm且封装变得更复杂，电力传输噪声已成为一大挑战，”西门子EDA的3D-IC解决方案工程师Muhammad Hassan表示。“更低的供电电压、更高的电流密度和更密集的互连会增加红外降、感性噪声（L·di/dt）以及堆叠芯片间的配电网络（PDN）不连续性。如果管理不当，动态电压噪声可达到标称VDD的5%至10%。

噪声管理已成为现代半导体设计中最关键且持久的挑战之一。“随着供电电压逐渐降低至1伏，晶体管密度持续增加，曾经吸收电气变化的传统设计余裕几乎消失，”Charlene Wan说，副Ambiq品牌、市场营销及投资者关系总裁。“即使是曾经微不足道的微小波动，现在也可能危及性能或可靠性。”

电力和信号完整性

有些问题并非新事物，但相关环境发生了变化。Cadence定制IC与PCB组产品管理组主管John Park表示：“信号完整性在系统端已经完成超过30年了。”“我们拥有先进的三维电磁场求解器，能够提取非常精确的信道S参数，并允许你对其进行建模。不过，如果你是模具设计师，这个概念可能是新的，除非你做的是模拟设计。我们过去在骰子方面所做的事情和我们在系统方面所做的事情有着趋同。”

如今的前沿芯片消耗了大量电力，这带来了问题。Ansys产品市场总监Marc Swinnen说：“噪声是数字设计之上的模拟层，Ansys隶属于Synopsys。”“电力线本应完全稳定，但事实并非如此，那就是电力噪音。数字模块通常会产生强烈的脉冲作用，影响电源。对于模拟设计，或数字设计中更敏感的区域，你需要更稳定的电力，所以它们有独立的电源线路。”

这也带来了其他问题。“目前，在复杂的SoC中，你有20到30个电压域，但只有2到3个是高电流域，”弗劳恩霍夫IIS自适应系统工程部高效电子部门负责人Andy Heinig说。“有核心电压，可能还有1到2个带高电流的I/O电压。然后你有10到20个电压域，消耗微安培，仅用于标准化某些东西，比如PLL。你必须将这些区域的噪声降至最低水平。但通过先进的封装技术，我们将所有互连线彼此更接近，因此会产生更多的串扰。问题不在于噪声的绝对水平。而是所有供电网，包括关键的，噪声都增加了。随着它们彼此靠近，我们无法避免这种情况。总的来说，噪音增加，耦合也更多，这可能会带来新的问题。”

随着先进封装技术的发展，这些问题变得更加明显。“在模拟和混合信号设计中，如DDR PHY或HBM内存接口，红外降率可能带来特别严重的后果，”Synopsys旗下Ansys首席产品经理Takeo Tomine表示。“例如，在DDR接口中，终端或驱动电路的局部红外降会降低信号摆幅，导致眼部闭合和位误差。同样，在HBM设计中，多个高速I/O通道并联运行，即使是轻微的电压下降也可能扰乱时序裕度，导致数据损坏或同步失败。”

其他系统问题也在封装内部迁移。“当你有一个包含多个元件的系统，比如PCB的案例，如果一个芯片激活，另一个芯片激活，再回到第一个芯片时，你就会出现功率振荡的积累，”Ansys的Swinnen说。“电力分配网络中存在谐振频率，如果你在正确的频率上取电，就会出现这些振荡。这些是低频振荡。单片器件没有出现这种情况。”

随着封装尺寸的增大，这些问题变得更加具有挑战性。“当你开始使用带有长线路的中间接体时，L线确实会成为问题，”西门子数字工业软件产品管理高级总监Joe Davis说。“你确实会遇到共振。你会在3D-IC中遇到与传统封装相同的信号完整性问题。因为你谈论的是比线路更短的器件和短线，影响较小。但如今这些芯片越来越庞大，当你查看代工厂及其计划用数百个芯片组装的系统路线图时，L和C线的影响非常显著。”

影响的不仅仅是数据中心设计。“对于接近阈值电压运行的超低功耗芯片，比如为可穿戴设备和物联网边缘设备设计的芯片，问题被放大了，”Ambiq的Wan表示。“这些SoC用电压余裕换取能源效率，这意味着它们本质上更容易出现下垂、抖动和串扰。”

多物理世界

多物理问题正变得司空见惯。“从封装角度看，2.5D/3D集成、扇出和再分配线路中介等先进平台带来了新的挑战，”Rapidus Design Solutions封装技术现场首席技术官Rozalia Beica说。“模拟模块易受电源完整性问题影响，烫的梯度和晶粒间串扰，这些都会降低性能。系统封装（SiP）设计结合了射频、模拟和数字元件，进一步复杂化验证，需要多物理模拟以考虑电磁干扰，烫的行为和信号诚信。”

新的是一些电磁耦合问题。Keysight Technologies设计与验证业务部总经理Nilesh Kamdar表示：“数字系统存在有趣的噪声问题。”“相比微波或射频系统，这些噪声问题其实很容易解决。频率越高，一切都变成了噪声。所有因素要么正面，要么负面影响，但高频问题意味着一个小的封装部件，一个小的连接，可以成为天线。如果设计不当，可能会从中泄露信号，影响到第一个芯片旁边的芯片。”

这本不该令人惊讶。Movellus首席执行官Mo Faisal七年前就预测了这一点，他说：“你可以把一块芯片放在上面——真的就是在上面——然后接上示波器，你就会看到与其切换频率对齐的噪声。如果一根线能检测到它，那么三维芯片堆栈也能检测到。这是一个系统层面的问题，你必须找到方法传播噪音，而不是让所有东西都堆在同一个频率上。会有电磁辐射从一个装置传递到另一个装置。这正是系统技术如扩频技术发挥作用的地方，它能让你分散噪声，使其不干扰。”

其他问题也才刚刚被更好地理解。Keysight的Kamdar表示：“你不能仅凭以往经验就假设5G、6G类型的复杂芯片或封装系统能正常工作。”“现在我们进入多物理问题的世界。电磁效应是一个问题。漏电也可能是另一个问题。烫的效果又是个问题。有趣的是，这三者之间是相互影响的。存在一些问题，在高温下，电磁力发生变化——或者这种高功率的影响导致烫的冲击。这些因素都对你不利。现在你要分析一个多物理问题，之前因为系统距离足够远且互动不多而忽略。现在你绝对得自己处理它们。这是一个全新的世界，一切都是多物理的。随着我们采用更密集的技术，如芯片组，以及更高频率的毫米波，我们必须以不同的方式管理这些问题。”

一些新影响正在影响现有问题。Synopsys高级产品经理Manoz Palaparthi表示：“随着客户推高频率，他们希望对时钟抖动和时钟不确定性有更好的建模。”“这些效应一直存在于设计中，客户会为这些影响加以减少。但现在，老化已成为一个问题，人们需要了解新时钟抖动和陈旧时钟抖动。两年后，我的钟表结构表现如何？是工作周期的扭曲更大，还是抖动会变化？”

分析

噪声正在给验证带来越来越大的负担。Synopsys首席产品经理Karthik Koneru表示：“像HBM这样的电路将高度交织的模拟和数字领域结合在一起，使验证的范围更加广泛，也更具使命关键性。”“回归套件现已涵盖数千项测试，不仅要求功能正确性，还需在工艺角落、噪声条件和时序场景中保持高度准确。挑战非常严峻。你需要模拟验证的精确度，同时不影响数字规模回归所需的速度。”

影响也很真实。Rapidus的Beica表示：“拥有AMS内容的SoC首次成功率通常比纯数字平台低10%到15%。”“这一差距通常是由于边缘情况覆盖不足、建模不足，或集成问题如幂域冲突和基底噪声所致。”

分析方法可结合静态和动态红外降模拟、电热PDN建模以及片内电压传感器，捕捉跨频率范围的瞬态降和谐振行为。“噪音及其影响可以在硅“，封装，或板级，”西门子的Hassan说。“在硅可以使用水平、更宽的电源轨、更多通孔、解耦电容器，以及全局优化策略，如电流感知楼层规划和自适应电压缩放。在封装或板级，设计师可以利用分层解耦（芯片、封装、印刷电路板）、低电感功率/接地平面、优化的PDN阻抗，以及在负载附近放置高效VRM。”

模型验证变得更加重要。“我看到大量时间和精力投入在模型验证上，如果不做，那你们整个基础都错了，”西门子AMS产品管理与市场负责人Sathish Balasubramanian说。“在你的验证中，你突然发现PLL的时钟抖动明显增加，或者你的PLL并没有真正达到你想要的时钟。有相当多的细微 差别继续说。模型验证已成为一大痛点。”

也许最大的问题是，许多噪声故障属于静默数据错误，根本原因无法被识别，且极难复现。万说：“在低功耗设备中，这些故障可能不会表现为系统崩溃。”“相反，它们可能被视为可靠性漂移、传感器计数错误、漏接蓝牙数据包，或导致电池续航缩短的过量电流消耗。”

对团队

的影响 这些不仅仅是技术问题。它们也带来了组织上的挑战。“我们需要对能接受多少噪音有新的理解，”弗劳恩霍夫的海尼格说。“有了芯片和先进的包装，我们会收到更多问题。在功耗方面，我们需要更多的仿真来避免红外下降，尤其是在不同工作负载下。这是一个大问题，因为如果我们把所有东西都更靠近地整合，就会开始看到域重叠的问题。工程师会把所有事情划分成多个领域。我们拥有力量领域。幂领域有自己的模型，能够解决这些问题。现在我们把所有东西都拉得更近，互动也更多。这意味着工程师们必须合作，但他们说的语言并不一致。”

每个人都得学习新技能。“作为一名数字集成电路设计师，过去我从未想过需要3D电磁求解器来弄清楚发生了什么，”Cadence's Park说。“现在你知道了。我是包装设计师。我从没意识到需要正式的DRC。现在你知道了。它是系统设计工具与专业知识、模具设计工具与专业知识的融合。我们说的是数字，显然是指模拟或射频方面。他们对电磁学非常熟悉。我们重点是如何整合这些流程，这样你就不必跨越10英尺高的墙，进入这些工具之间。”

可能的解决方案

噪声可以通过现有工具进行管理。ChipAgents首席执行官William Wang表示：“在前端，我们可以通过RTL设计选择间接影响噪声，比如活动平衡、时钟门控和功域控制。”“但真正减少红外降和电力完整性噪声的杠杆点在于后端，电网设计、解耦策略和封装布局决定了实际的噪声行为。展望未来，AI代理可以通过自主分析EM/IR模拟、学习过去签字数据，并提出布局或卸帽配置改进建议，减少下垂热点，优化芯片和封装层级的功率分配效率，从而在后端优化中发挥重要作用。”

随着问题加剧，更多时间和精力被投入到寻找长期解决方案上。其中一个正在考虑的领域是芯片上电压调节器的普及。Empower Semiconductor客户应用工程总监Luca Vassalli表示：“集成电压调节器的瓶颈在于开发能够将这些磁性元件集成在封装内部的磁性元件。”“开关调节器需要电感器才能高效工作，而这些电感器需要储存能量并尽可能高效，这样才能不消耗过多功率。要让它们更小，必须提高转换器的开关频率，同时即使体积更小，仍保持非常高的效率。”

但也有缺点。“这意味着更多的面积，而这也意味着额外的成本，”海尼格说。“而且现在还没必要，因为你通过正确设计包裹，通过隔离和屏蔽，避免了关键物资受到其他信号的噪音。但通过使用内部电压调节器，也许可以避免复杂的仿真。即使你在电源端引入噪声信号，它也是内部调节的，你可以很确定你的PLL会得到无噪声的单网。也许这是一种技术性解决方案，避免了复杂的模拟，因为你用不同的方式解决了。老方法是避免电源噪音。现在我们有一个内部滤波器，可以过滤噪声。但只有在真正需要时才会采用新方法，因为一开始会带来不确定性，可能会出错。”

不幸的是，这主要归结为紧密的工程学科。万称：“没有设计能消除噪音，但可以通过精心的架构和实施来缓解噪声。”“你的心态很重要。将芯片、封装和系统视为集成的PDN设计挑战，有助于从一开始就构建更低噪声的芯片。异构集成、更密集封装和近门槛计算的趋势只会使噪声更加嘈杂，管理起来也更加复杂。对于超低功耗系统，通过控制噪声，可以节省更多数周甚至数月的电池寿命。”