TSMC 揭开纳米片晶体管的帷幕 英特尔展示了这些设备可以走多远

台积电本周在旧金山举行的 IEEE 国际电子设备会议 （IEDM） 上介绍了其下一代晶体管技术。N2 或 2 纳米技术是这家半导体代工巨头首次涉足一种新的晶体管架构，称为纳米片或全环绕栅极。

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三星有制造类似设备的工艺，英特尔和台积电都预计在 2025 年生产它们。

与台积电目前最先进的工艺 N3（3 纳米）相比，这项新技术可将能效提高 15% 或提高 30%，同时将密度提高 15%。

N2是“四年多的劳动成果”，台积电研发和先进技术副总裁Geoffrey Yeap告诉IEDM的工程师。今天的晶体管 FinFET 的核心有一个垂直的硅片。纳米片或全环绕栅极晶体管有一堆狭窄的硅带。

这种差异不仅提供了对流经器件的电流的更好控制，还允许工程师通过制造更宽或更窄的纳米片来生产更多种类的器件。FinFET 只能通过乘以器件中的翅片数量来提供这种多样性，例如具有一个、两个或三个翅片的器件。但纳米片为设计人员提供了介于两者之间的渐变选择，例如相当于 1.5 个翅片或任何可能更适合特定逻辑电路的东西。

台积电的技术称为 Nanoflex，允许在同一芯片上使用不同的纳米片宽度构建不同的逻辑单元。由窄器件制成的逻辑单元可能构成芯片上的通用逻辑，而那些具有更宽纳米片、能够驱动更多电流和更快开关的逻辑单元将构成 CPU 内核。

纳米片的灵活性对处理器的主要片上存储器 SRAM 的影响特别大。几代以来，这个由 6 个晶体管组成的 key 电路并没有像其他 logic那样缩小得那么快。但 N2 似乎打破了这种扩展停滞的趋势，导致了 Yeap 所说的迄今为止最密集的 SRAM 单元：每平方毫米 38 兆比特，或比以前的技术 N3 提高了 11%。N3 仅比自己的前身提高了 6%。“SRAM 收获了通往全环绕门的内在收益，”Yeap 说。

Future Gate-All-Around 晶体管

虽然台积电提供了明年晶体管的细节，但英特尔着眼于工业界能够将其缩小多长时间。Intel 的答案是：比最初想象的要长。

“纳米片架构实际上是晶体管架构的最后前沿，”英特尔元件研究小组的硅技术专家 Ashish Agrawal 告诉工程师。即使是未来的互补 FET （CFET） 器件，也可能在 2030 年代中期问世，也是由纳米片构成的。因此，研究人员了解它们的局限性很重要，Agrawal 说。

“我们还没有碰壁。这是可行的，这就是证据......我们正在制造一个非常好的晶体管。— 英特尔的 SANJAY NATARAJAN

Intel 证明，栅极长度为 6 纳米的晶体管效果很好。英特尔

英特尔探索了一个关键的缩放因子，即栅极长度，即晶体管源极和漏极之间栅极覆盖的距离。栅极控制流经器件的电流。缩小栅极长度对于缩短标准逻辑电路中器件与器件的最小距离至关重要，由于历史原因，称为接触式多晶间距或 CPP。

“CPP 缩放主要根据栅极长度进行，但预计这将停在 10 纳米栅极长度，”Agrawal 说。当时的想法是，10 纳米的栅极长度太短了，除其他问题外，当器件应该关闭时，过多的电流会泄漏到器件上。

“所以我们考虑将 10 纳米推到 10 纳米以下，”Agrawal 说。英特尔修改了典型的全环绕栅极结构，使该器件只有一个纳米片，当器件开启时，电流将流过该纳米片。

通过减薄纳米片并修改其周围的材料，该团队成功生产出一种性能可接受的器件，其栅极长度仅为 6 nm，纳米片厚度仅为 3 nm。

最终，研究人员预计硅栅极全能器件将达到扩展极限，因此英特尔和其他地方的研究人员一直在努力用二硫化钼等 2D 半导体取代纳米片中的硅。但 6 纳米的结果意味着这些 2D 半导体可能在一段时间内不需要。

“我们没有碰壁，”Intel Foundry 高级副总裁兼技术研究总经理 Sanjay Natarajan 说。“这是可行的，这就是证据......我们正在制造一个非常不错的晶体管“，通道长度为 6 纳米。