本周在旧金山举行的国际电子器件会议上，来自学术界和工业界的研究团队展示了有关高性能碳纳米管晶体管 和电路的数据。虽然这些器件可能需要十年或更长时间才能集成到产品中，但与会的工程师们认为，该领域已经取得了巨大进步，碳纳米管将通过实现低功耗、高性能的计算来提升硅芯片，从而在未来的系统中发挥关键作用。
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CNT 的直径约为一纳米，电子穿过它们。早在 2016 年，研究人员就制造了第一个性能优于基于硅的 CNT 晶体管。然而，事实证明，使用 CNT 构建复杂的电路和系统更具挑战性。斯坦福大学电气工程师 H.-S. Philip Wong 表示，他的团队和其他人在 IEDM 上展示的结果表明，CNT 器件在过去几年中取得了巨大进步。“许多基本问题已经解决，”他说。
在 IEDM 大会上，工程师们描述了碳纳米管电路的愿景，该电路不会取代而是增强当今的计算系统。一些人希望 CNT 将在通过混合处理和内存来节省能源的新架构中发挥关键作用。例如，用于训练大型 AI 模型的大部分能源并未用于计算;它花费在处理器和内存之间移动数据。在内存本身内进行计算可以减少这种能量消耗。
使碳纳米管适用于半导体的方法
设计此类系统的方法有很多种，可以使用模拟存储单元（节省能源但牺牲精度）或数字存储单元（消耗更多能量但提供更好的性能）。在 IEDM 大会上，北京清瓜大学博士生张艺北 （Yibei Zhang） 描述了一种混合模拟和数字的堆叠计算系统，该系统在一些 CNT 控制电路的帮助下。底层是硅 CMOS，顶部有一层模拟 RRAM，最后是两层由碳纳米管电路供电的数字 RRAM。
这种堆叠设计称为 “back-end-of-line” 方法。CNT 层可以使用不会损坏底层芯片的低温技术构建在完成的硅 CMOS 之上。Zhang 的团队使用该系统实现了一个神经网络，他们预计该系统可以使用大约 1/17 的能量，工作速度约为传统芯片的 119 倍。
在会议的主题演讲中，台积电执行副总裁兼联合首席运营官 Yuh-Jier Mii 表示，CNT“对于未来的扩展或在后端开发高性能逻辑可能很有趣。
不过，为了实现高性能，CNT 晶体管需要进一步开发，斯坦福大学博士后 Shengman Li 说。她是与 TSMC 合作实现这一目标的团队的一员。像 Tsingua 组这样的电路是由纳米材料的纠缠网络组成的。工程师可以从这些不完美的晶体管中获得很多好处 — 2013 年，Li 的顾问 Wong 和 Subhasish Mitra 基于这些设备制造了一整台计算机。但是，当工程师能够完善对齐的单纳米管晶体管的设计和制造时，他们期望获得更大的性能提升。
CNT 的最后润色
在 IEDM 上发表的两篇论文侧重于这种微调。北京大学的 Yi-Fan Liu 描述了他的团队创造出具有创纪录电子特性的高性能 CNT 器件。由于对器件的栅极接口进行了精心设计，他的团队创造了具有高电流和破纪录跨导的 CNT 晶体管阵列，该数字将施加到晶体管的电压与其输出电流相关联。Transconductance 告诉工程师晶体管的能源效率和速度。
“这首次超过了硅 CMOS 的最大跨导，”Liu 说。他们的工艺需要用含铪化合物对涂有对齐 CNT 的晶圆进行预处理，然后使用原子层沉积直接在纳米管上生长栅极电介质。
斯坦福大学和台积电集团也专注于他们的化学配方。斯坦福大学的 Li 介绍了他们掺杂 N 型 CNT 晶体管的方法。只需将其他原子混合到沟道材料中即可掺杂硅，但将原子添加到 CNT 等二维和一维材料中会破坏其结构。
解决此问题的一种方法是将掺杂剂放在通道的顶部，而不是通道内部。但是，如果掺杂剂的对准不对，晶体管的性能就会受到影响。在去年的 IEDM 大会上，该团队介绍了他们制造 P 型 CNT 晶体管的方法。本周，他们展示了他们在 N 型方面的工作。
他们的方法确保掺杂剂直接放置在纳米管上。由于这种掺杂，该团队在 CNT NMOS 中取得了破纪录的性能。现在他们拥有了这两种类型的高性能晶体管，斯坦福大学团队表示，他们已经证明 CNT CMOS 可以与硅 CMOS 相媲美。
但前方还有更多艰巨的工作要做。Li 说，一些化学家或材料科学家要做的最后一件大事是完善一种将 CNT 精确放置在晶圆上的方法。今天，工程师知道如何制作完美笔直的平行纳米材料阵列，所有这些阵列都像盒子里的一排铅笔一样排列在硅晶片上。但是纳米管之间的间距是不均匀的。当工程师能够控制这个间距或间距时，他们最终可能能够充分发挥材料的潜力。
这些特写显示了集成到硅芯片中的碳纳米管的示例。
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