垂直堆叠互补场效应晶体管（CFET）又有新消息

CFET（垂直堆叠互补场效应晶体管）是一种 CMOS 工艺，其中晶体管垂直堆叠，而不是像所有先前的逻辑工艺那样位于同一平面，比如平面工艺、FinFET、纳米片场效应晶体管（NSFET，也称为环栅或 GAA）。CFET 将会被用于未来更为尖端的埃米级制程工艺。

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CFET 的概念最初由 IMEC 研究机构提出，被认为是继环栅多通道晶体管之后的晶体管架构。根据此前 IMEC 公布的技术路线图显示，凭借 CFET 晶体管技术，2032 年将有望进化到 5 埃米（0.5nm），2036 年将有望实现 2 埃米（0.2nm）。

CFET（互补场效应晶体管）之所以被需要，主要有以下几个原因：

随着半导体技术的不断发展，对芯片性能和集成度的要求越来越高。CFET 可以在更小的空间内实现更高的晶体管密度，从而为芯片设计提供更多的可能性。例如，在先进的处理器和存储芯片中，更高的集成度可以带来更快的运算速度和更大的存储容量。

CFET 结构能够提供更强的电流驱动能力，这对于提高芯片的工作速度至关重要。通过优化晶体管的设计和布局，可以实现更低的电阻和更高的电流导通能力，从而减少信号延迟和功耗。

在纳米尺度下，传统的晶体管结构面临着短沟道效应的挑战，这会导致漏电流增加、开关性能下降等问题。CFET 采用垂直堆叠的结构，可以更好地控制短沟道效应，提高晶体管的可靠性和性能。

CFET 的结构设计可以有效地减少漏电流，降低芯片的静态功耗。在移动设备和物联网等对功耗敏感的应用中，降低功耗可以延长电池寿命，提高设备的续航能力。

CFET 技术可以与先进的电源管理技术相结合，实现更高效的电源分配和管理。例如，通过动态电压频率调整（DVFS）等技术，可以根据芯片的工作负载实时调整电源供应，进一步降低功耗。

随着传统半导体工艺接近物理极限，摩尔定律面临着越来越大的挑战。CFET 作为一种新兴的技术，可以为半导体行业提供新的发展路径，延续摩尔定律的发展趋势。通过不断创新和优化 CFET 技术，可以在未来继续实现芯片性能的提升和成本的降低。

CFET 技术可以与现有的半导体工艺相兼容，这使得它在实际生产中更容易实现。同时，CFET 的发展也可以推动相关工艺和设备的进步，为半导体行业的整体发展提供动力。

综上所述，CFET 技术的出现满足了半导体行业对更高性能、更低功耗和持续技术进步的需求，因此在未来的芯片设计和制造中具有重要的应用前景。

台积电、IMEC、IBM 和三星的研究人员都将在 12 月于旧金山举行的今年国际电子设备会议 (IEDM) 上报告 CFET 的进展。

台积电的工程师发表了一篇论文，介绍了在 48nm 栅极间距上制造的全功能单片 CFET 反相器的性能。48nm 栅极间距大致相当于 5nm 工艺。题为《48nm 栅极间距单片 CFET 反相器的首次演示，面向未来逻辑技术扩展》的论文，由台积电的 S. Liao 等人撰写。逆变器是许多逻辑电路的构建块，由堆叠在 p 型纳米片晶体管上方的 n 型纳米片晶体管制成。台积电包括背面触点和互连，以提高性能和增加设计灵活性。台积电生产的器件表现出高达 1.2V 的电压传输特性和 74 至 76mV/V 的亚阈值斜率（n 型和 p 型器件均如此）。这种高性能 CFET 被誉为 CFET 技术进步的里程碑，尽管它不太可能在当代节点投入商业制造。双晶体管堆叠带来的面积减小伴随着制造工艺的复杂性，但进一步的尺寸缩放和以类似于 3D-NAND 的方式堆叠可能会带来功率、性能、面积和成本 (PPAC) 的进步。

CFET 逆变器的电压传输特性。来源：IEDM

题为《双排 CFET：针对面积高效的 A7 技术节点的设计技术协同优化》由 IMEC 的研究人员提交，表明 CFET 在 Z 方向和 X-Y 平面上的扩展将继续取得进展。预计 A7 或 7 埃米技术节点将紧随 1 纳米（A10）节点之后。

IBM 研究部和三星也参与了 CFET 探索，并发表了论文：《用于未来逻辑技术的具有阶梯式通道的单片堆叠 FET》，本文提出了阶梯结构的概念，其中底部 FET 通道比上方通道更宽。这样做的好处是可以降低堆叠高度，减少高纵横比工艺带来的挑战。本文还讨论了顶部-底部通道中间介电隔离、顶部-底部源极/漏极隔离和双功函数金属。摘要中没有讨论金属或栅极间距，因此读者必须等待演示或会议纪要才能了解更多信息。